Москва
Уверенное знание Verilog / SystemVerilog. Опыт разработки в среде Vivado. Опыт работы с интерфейсами: AXI, Ethernet 1G, SPI, I2...
Разработка RTL-логики на SystemVerilog для Xilinx UltraScale+. Проектирование и реализация протокола взаимодействия через Ethernet. Моделирование и верификация.