Наша команда решает амбициозные и передовые инженерные задачи в области разработки высокопроизводительных вычислительных систем.
Обязанности
разработка RTL IP-блоков вычислительных устройств, в том числе - составление технической спецификации IP, разработка микроархитектуры и RTL на языке SystemVerilog, участие в составлении планов верификации блоков совместно с командой верификации
отладка возникающих проблем разрабатываемых IP на всех этапах имплементации, начиная от RTL и верификации, до финальных стадий дизайна
разработка unit-тестов на языках SystemVerilog/Python/С++/etc.
интеграция разработанных IP в архитектуру вычислительных устройств
оптимизация IP-блоков на уровне RTL в целях повышения производительности, улучшения временных характеристик (сведение таймингов), снижения потребления конечного устройства
взаимодействие с другими командами в рамках отладки, тестирования образцов устройства и подготовки документации
Требования
опыт разработки цифровых устройств на языках описания аппаратуры Verilog/SystemVerilog/VHDL для FPGA/ASIC от 3 лет