Москва
Опыт разработки RTL для ASIC или FPGA от 3 лет (Verilog/SystemVerilog). Знание языка TCL, достаточное для написания скриптов взаимодействия...
Разработка RTL описания и интеграция блоков и высокоуровневых подсистем (High-Level Block, HLB), входящих в состав SoC. Разработка инженерной документации...