Москва
Опыт RTL-проектирования на Verilog/SystemVerilog. Понимание полного цикла разработки ASIC (от RTL до GDSII). Практический опыт работы с синтезом...
RTL-проектирование и реализация алгоритмов обработки изображений на Verilog/SystemVerilog для ASIC. Синтез, статический временной анализ (STA) и оптимизация дизайна...