ASIC Архитектор

Обязанности
* Анализ требований, целевых нагрузок и сценариев использования. Обоснование выбора архитектурного решения;
* Проработка и написание высокоуровневых и архитектурных спецификаций SoC;
* Разарботка единой эталонной модели для RTL, DV и toolchain. Моделирование производительности и анализ полученных результатов;
* Подготовка требований к отдельным подсистемам SoC и разрабатываемым IP, проработка и написание микроархитектурных спецификаций;
* Проработка программно-аппаратных интерфейсов и участие в разработке архитектуры системного программного обеспечения SoC;
* Проведение интеграционных и микроархитектурных review с RTL, verification, compiler, performance и physical design для
соответствия реализации спецификации от ISA до taped-out IP;
* Взаимодействие и координация работы команды;

Требования
* Высшее техническое образование;
• 10+ лет в сфере CPU, DSP или NPU/accelerator IP с подтверждённым опытом разработки от ISA через RTL до silicon;
• Знания микроархитектуры: pipeline, иерархия памяти, DMA, coherency и memory ordering, обработка hazards; количественный анализ PPA;
• Понимание AI-нагрузок (GEMM, conv-as-GEMM, attention) и их влияния на compute, memory и interconnect;
• Понимание NoC/interconnect архитектуры: mesh/torus топологии, routing, flow control, virtual channels; количественная оценка trade-off latency, bandwidth и area;
* Знания в области тактирования, STA, CDC/RDC анализ, методики сброса, построения тактовых деревьев, стандартов UPF/CPF;
• Практический опыт RISC-V Vector (RVV) или matrix/tensor расширений (AME или аналогов AI matrix engines): модели регистров, кодирование инструкций, влияние на datapath;
• Владение C/C++ и скриптовыми языками (Python, Bash); опыт работы с симуляторами набора команд, профайлерами, моделированием производительности на стыке аппаратного и программного обеспечения;

Желательно
• Опыт RVV 1.0 и draft RISC-V Matrix (AMEX/IME) или участие в working group RISC-V;
• Опыт taped-out RISC-V ядра или вклад в open-hardware silicon.
• MLIR/LLVM и graph-compilation (tiling, fusion, layout, quantization) для AI accelerators.

Условия

Прямое влияние на архитектуру и результаты, короткие итерации, минимум бюрократии.

Ежегодный оплачиваемый отпуск - 28 календарных дней.

Медицинская страховка (ДМС) - после испытательного срока.

Страховка от несчастных случаев.

Конкурентная заработная плата, перспективы профессионального развития в междисциплинарной команде специалистов.

Выходной день в честь дня рождения.

Полная занятость: гибридный формат, 40 часов в неделю. Офис в Москве, м. Шаболовская.

Возможность участия в создании передовых оптических ускорителей для систем ИИ - от первых прототипов до подготовки серийного производства.