Инженер логического проектирования (RTL)

Обязанности:

• разработка архитектуры и микроархитектуры различных модулей микропроцессоров или периферии;
• описание разработанных схем на уровне RTL;
• участие в написании тестплана для проверки внедряемой функциональности;
• участие в написании отчетной документации проектов.

Требования:

• профильное высшее образование;
• опыт работы в области логического проектирования — от 3-х лет;
• знание языков описания аппаратуры Verilog/System Verilog;
• знания в области архитектуры современных компьютерных систем (микропроцессоров, контроллеров I/O, графических контроллеров);
• опыт работы с инструментами моделирования Synopsys VCS/Cadence Incisive/Mentor Graphics Modelsim;
• знание операционной системы Linux на уровне пользователя;
• технический английский на уровне, необходимом для чтения документации и научных статей.

Приветствуется:

• знание скриптового языка (perl/python/bash и т.п.);
• умение использовать bash, make;
• базовые знания C/C++;
• опыт верификации модулей цифровых устройств.

Условия:

• Оформление в соответствии с требованиями ТК РФ.
• Гибкий график работы.
• ДМС после испытательного срока.
• Возможность заниматься научной деятельностью.
• Удобное расположение офиса - 1 мин. от м. Беляево