RTL Design Intern

Департамент разработки процессорных архитектур является частью полупроводникового дивизиона YADRO и ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств

Задачи:

• Разработка сложных функциональных модулей для ASIC на Verilog.
• Разработка дизайна цифровых устройств в виде архитектурного и микроархитектурного описания,
• Разработка RTL-описания цифровых устройств на языке SystemVerilog
• Участие в физической характеризации устройства: описание физических ограничений (SDC), доведение физических характеристик устройства до требуемых
• Измерение и оптимизация производительности устройства, включая FPGA-прототипирование, взаимодействие с инженерами по разработке программного обеспечения
• Поддержка интеграции разработанных устройств в конечные системы

Требования:

• Вы обучаетесь на 3-4 курсе бакалавриата или 1-2 магистратуры
• У вас есть возможность работать от 20 часов в неделю
• Опыт разработки RTL для ASIC/FPGA;
• Хорошие знание Verilog/System Verilog;
• Знакомство с архитектурой современных процессоров (знание RISC-V будет преимуществом)
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы