RTL Design Engineer

СБЕР

RTL Design Engineer

Описание вакансии

Наша команда решает амбициозные и передовые инженерные задачи в области разработки высокопроизводительных вычислительных систем.

Обязанности

  • Разработка RTL IP-блоков вычислительных устройств, в том числе - составление технической спецификации IP, разработка микроархитектуры и RTL на языке SystemVerilog, участие в составлении планов верификации блоков совместно с командой верификации
  • Отладка возникающих проблем разрабатываемых IP на всех этапах имплементации, начиная от RTL и верификации, до финальных стадий дизайна
  • Разработка unit-тестов на языках SystemVerilog/Python/С++/etc.
  • Интеграция разработанных IP в архитектуру вычислительных устройств
  • Оптимизация IP-блоков на уровне RTL в целях повышения производительности, улучшения временных характеристик (сведение таймингов), снижения потребления конечного устройства
  • Взаимодействие с другими командами в рамках отладки, тестирования образцов устройства и подготовки документации

Требования

  • Опыт разработки цифровых устройств на языках описания аппаратуры Verilog/SystemVerilog/VHDL для FPGA/ASIC от 3 лет
  • Умение описывать временные/физические ограничения дизайна (SDC/XDC)
  • Умение пользоваться инструментами логического синтеза/оптимизации
  • Умение и желание работать в команде
  • Технический английский язык для чтения и составления документации
  • Умение самостоятельно планировать свою работу, лаконично объяснять и документировать результаты.
  • Критическое мышление и навык решения задач.
  • Умение выразить и эффективно донести до своей и смежных команд собственные идеи.
  • Умение подойти к своим коллегам с эмпатией и поддержкой, выслушать и понять их идеи, иную точку зрения и ценности.

Дополнительные навыки:

  • Умение писать SVA
  • Опыт работы с CDC/RDC
  • Понимание протоколов APB/AHB/AXI, etc.
  • Опыт работы с системами контроля версий (git) и треккинга задач (Jira/Redmine/etc.)
  • Знакомство с make и скриптовыми языками (perl/python/tcl/shell).

Условия

  • комфортный современный офис рядом с м. Кутузовский проспект, формат работы - гибрид
  • корпоративный спортзал и зоны отдыха
  • более 400 образовательных программ СберУниверситета для профессионального и карьерного развития
  • расширенный ДМС, льготное страхование для семьи и корпоративная пенсионная программа
  • бесплатная подписка СберПрайм+, скидки на продукты компаний-партнеров
  • вознаграждение за рекомендацию друзей в команду Сбера.
Навыки
  • Hardware Design Verification
  • Functional Verification
  • SystemVerilog
  • Functional Coverage
  • Constraint Solver
  • UVM
  • VIP
  • HVP
  • Python
Посмотреть контакты работодателя

Похожие вакансии

Хотите оставить вакансию?

Заполните форму и найдите сотрудника всего за несколько минут.
Оставить вакансию